スパッタリング装置および金属化構造体を製造する方法

专利摘要:
複数のパルスで陽極とターゲット間に電力を印加することによってＴａＮ層（４）を被着し、ターゲットから基板（２）へ反応的にＴａをスパッタしてＴａNシード層（４）を形成する方法から成る。Ｔａ層（５）は複数のパルスにおける電力を印加すると共に、前記基板（２）を支持するペデスタルに高い周波数信号を印加することによって前記ＴａＮシード層（４）の上に被着され、前記基板（２）に隣接した自己バイアス場を生成する金属化構造体（１）を被着する方法。
公开号:JP2011516728A
申请号:JP2011502488
申请日:2009-04-03
公开日:2011-05-26
发明作者:ウェイチャート，ジュ−ゲン；エルガ−ツァリイ，モハメド；バメスバーガー，ステファン；ミンコ−レイ，デニス
申请人:オーシー オリコン バルザース エージーＯｃ Ｏｅｒｌｉｋｏｎ Ｂａｌｚｅｒｓ Ａｇ；
IPC主号:C23C14-14

专利说明:

[0001] 本発明はスパッタリング装置および金属化構造体、特に半導体チップにおける金属化構造体を製造する方法に関する。]
背景技術

[0002] 半導体チップ面接触開発は、チップの全体物理的サイズを減少させつつチップによってサポートされる回路の性能を増加させることを目指してきた。集積回路（ＩＣｓ）における電力消費のような物理的限界およびこれまでより小規模でＩＣを製造するプロセス技術は、横型デバイス密度をさらに増加させる代わりに、近年複数のチップを垂直方向に積層することで性能を強化させた。]
[0003] 垂直方向に積層されるべき半導体チップはスルーシリコンビアを含み、前記垂直方向に積層された半導体チップ間の電気的接続を確立することもできる。このスルーシリコンビアは、回路要素の２層もしくはそれ以上の層を電気的接続する金属もしくは導体で充填もしくはメッキされる半導体チップ内の典型的に高いアスペクト比のホールである。]
[0004] これらの半導体チップは、この半導体チップの前面の上に製造された多数の導電層および誘電体層を典型的に含むマルチレベル再配線構造体を備えていてもよい。このマルチレベル再配線構造体は、半導体ボデー内で製造された集積回路構造体を前記チップのもっとも外側の前面のコンタクパッドトに接続させることを可能にする。多層金属化の異なった層の間で延在するビアの側壁の均一なカバレージも利用可能である。]
[0005] 前記半導体チップの前記本体を介して延在するスルーシリコンビアのみならずマルチレベル再配線構造体の一部としてのビアは双方共に少なくとも、５：１のアスペクト比、あるいは少なくとも、１０：１のアスペクト比、さらに将来可能であれば少なくとも、２０：１のアスペク比を有することも可能である。アスペクト比はビアの高さとその幅の比を記述するために用いられる。 しかしながら、高いアスペクト比は、各側壁に渡る均一な幅を有する物質の層でビアの各側壁をカバーすることを困難にする。]
[0006] 加えて、スルーシリコンビアのためのみならず、半導体チップの表面の上の再配線構造体を提供する金属化のためにアルミニウムの代わりに銅を使用することは、アルミニウムの抵抗率の約半分のみである抵抗率を銅が有しているので、熱の散逸もしくは消費における付加的な改善を可能にする。 しかしながら、銅はそれがシリコン内に拡散すると言う欠点を有し、もしもこれが生じた場合には、チップの集積回路に損傷させ得ることとなり、ひいてはその性能を損なう可能性がある。]
[0007] 米国特許第６，９１１，１２４ Ｂ２および米国特許第７，２５３，１０９ Ｂ２は、シリコン基板への銅の拡散を防止することを目的とする下方のＴａあるいはＴａＮｘ層、中間ＴａＮシード層、および上方のＴａ層を含む構造体を開示している。]
先行技術

[0008] 米国特許第６，９１１，１２４号明細書
米国特許第７，２５３，１０９号明細書]
発明が解決しようとする課題

[0009] しかしながら、タンタル金属は２個の結晶相すなわち、低抵抗率（１５ー６０マイクロオームーｃｍ）アルファー（体心立方）相、およびより高い抵抗率（１５０ー２１０マイクロオームーｃｍ）ベーター（正四角）相を有している。前記アルファー相は、その低い抵抗率に基づく電子的応用のため、障壁としての使用できるのでベーター相より望ましい。しかしながら、より高い抵抗率ベーター相が形成される事態を避けるために、被着条件は慎重に制御されなければならない。]
[0010] それ故、低い抵抗率で信頼性が高く被着され得ると共に、銅配線を用いた使用に適している半導体チップ用の金属化構造体を提供することが望ましい。]
課題を解決するための手段

[0011] この金属化構造体を被着（デポジッション：堆積）する方法は、基板を用意し、前記基板の上にＴａＮ層を被着する工程と、続いてタンタル層をＴａＮ層の上に被着する工程を含む。スパッタされるべきタンタルから前記基板上へ少なくとも部分的に形成されるターゲットを提供し、窒素および不活性ガスを含むスパッタリングガスを供給し、さらに複数のパルスで陽極と前記ターゲットを含む陰極間に電力を印加することによってこのすることによりこのＴａＮ層が被着される。パルス化された電力は、高い電流および低いデューティサイクルで印加され、特にこのパルスは１０Ｈｚから１０００Ｈｚの範囲の周波数と、さらに０．０１％から２０％の間のデューティサイクルを有し、前記ターゲット上において０．１Ａ／ｃｍ２と１０Ａ／ｃｍ２の電流密度を生ずる。そして、ターゲットの表面に隣接した部位には、磁場が印加される。電力供給の各パルスの期間、タンタルは前記ターゲットから前記基板の上へ反応的にスパッタされＴａＮシード層を形成する。前記Ｔａ層は不活性ガスを供給することによって、さらに複数のパルスで陽極と陰極との間に電力を印加することによって、ＴａＮシード層の上に被着される。前記陰極は前記ターゲットを含んでいる。ＴａＮ層の被着によって、パルス化された電力は、高い電流および低いデューティサイクルで印加され、特にこのパルスは１０Ｈｚから１０００Ｈｚの範囲の周波数と、さらに０．０１％と２０％との間のデューティサイクルを有し、前記ターゲットの上で０．１Ａ／ｃｍ２と１０Ａ／ｃｍ２電流密度を生ずる。更にまた、Ｔａ層の被着の間、高い周波数信号は、前記基板を支持するぺデスタルに印加され前記基板に隣接して自己バイアスを生成する。電力供給の各パルスの間、タンタルは前記ターゲットから前記ＴａＮ層の上へタンタル層を形成する。]
[0012] 銅相互配線を用いる場合に好ましく用いることができ、さらに物理蒸着法、特にスパッタリング、より特に高電流低デューティサイクルパルス化されたスパッタリング技法を用いてＴａＮ／Ｔａバリア層構造体を被着するＴａＮ／Ｔａバリア層構造体を被着する方法が提供される。]
[0013] この方法は低い抵抗率を有するタンタル層をＴａＮシード層の上に被着させることを可能にする。このタンタル層はアルファーＴａ、即ち低い抵抗率を有する体心立方体（ｂｃｃ）構造を備えたタンタルから構成されてもよいし、アルファーＴａを少なくとも９５容量％含んでも良い。好ましい実施の態様においては、タンタル層はベーターＴａおよびより高い抵抗率を示す四角形結晶構造を２０容量％以下又は１０容量％以下含んでもよい。また、タンタル層を被着する高電流、低いデューティサイクルのパルス化されたスッパタリング技法の使用は、低い抵抗率で金属化構造体を提供しつつ金属化構造体が全体としてより急速におよびコスト的に効率的に製造され得るように、層の厚さを減少させることが出来る。]
[0014] 前記電源はＤＣ電圧の複数のパルスを陽極と陰極との間に印加するＤＣ電源であってもよい。既述したように、前記ＤＣ電圧の各パルスは、１０Ｈｚから１０００Ｈｚの範囲の周波数で、また０．０１％と２０％の間のデューティサイクルで印加され、前記ターゲット上の０．１Ａ／ｃｍ２と１０Ａ／ｃｍ２の電流密度を生成する。]
[0015] ある実施の形態においては、前記高周波信号はＴａＮシード層の被着の間ペデスタルには印加されない。この方法はベーターＴａすなわち四角形の結晶構造を有するタンタルの形成において更なる減少を促進させ、さらに金属化構造体の抵抗率を減少させる。この実施の態様はより薄いＴａＮ層、たとえば５ｎｍ未満の厚さを有するＴａＮ層を被着するために採用される可能性がある。]
[0016] しかしながら、実施の態様の中には、高周波信号がＴａＮシード層の被着の間ペデスタルに印加される。例えば、高周波信号は、ＴａＮシード層例えば２０ｎｍの厚さを有するＴａＮ層が被着される際印加されてもよい。]
[0017] ある実施の態様においては、前記高周波信号は前記電源のパルスと同期化される。この実施の形態は、高いアスペクト比を有する前記基版の上の、各特長のカバレージを改善する。]
[0018] ある実施の態様においては、ＴａＮ層の上にＴａ層を被着するために、高周波（ｒｆ）信号が最初に前記ペデスタルに印加される前に、前記電源が前記陽極と陰極との間に印加される。このことは、前記ｒｆ信号が前記ペデスタルに印加される前に前記基板上に薄い金属層を被着させる。この薄い金属層はシールドとして作用し、前記ｒｆ信号を印加することによって促進された基板に向けてのイオンの加速の結果生ずる可能性のある前記基板へのダメージを阻止するか、もしくは少なくとも減少させることができる。]
[0019] １つの実施の態様においては、Ｔａ層の被着の間、前記電源の各パルスが陽極と陰極との間に印加される前に、前記高周波信号は開始される。前記電源が前記陽極と陰極の間に印加される間および前記陽極と陰極の間の電源のパルスが終了した後のある期間、前記高周波信号は次いで維持される。この高周波信号は前記陽極と陰極の間の電源のパルスが終了した後ある期間の満期の後のみ終了する。]
[0020] この方法は、例えば高いアスペクト比を有するビア等の三次元構造体のより均一なカバレージを可能にするのみならず前記Ｔａ層の被着率における改善に結びつくことが判明した。]
[0021] 前記高周波信号は約１ＭＨｚから約７０ＭＨｚの範囲内の周波数を有してもよい。この高周波信号は、単一の高周波の信号を供給する電源によって提供されてもよい。この電源もまた調節可能である。例えば、この高周波電源としては、１３ＭＨｚの信号を供給する電源が使用されてもよく、さらに１２ＭＨｚから１４ＭＨｚの範囲で調節される電源もまた使用可能である。]
[0022] 前記電源の各パルスはある周波数を持ってもよく、すなわちＴａＮ層および／もしくはＴａ層の被着の間、２００Ｈｚから６００Ｈｚの範囲でのパルス繰り返し率を有する可能性がある。この同じパルス繰り返し率は前記ＴａＮ層とＴａ層との双方を被着するために用いられてもよい。そうでなければ異なったパルス繰り返し率が前記ＴａＮ層とＴａ層に対して使用されてもよい。]
[0023] ある実施の態様においては、前記基板は、例えばシリコンウエハー等の半導体ウエハーである。実施の態様の中には、前記基板が少なくとも１個のビアを含み、さらにこのビアの各内面はＴａＮ層とＴａ層で被覆される。前記方法は高いアスペクト比を有するビアの内面を前記ＴａＮ層とＴａ層で信頼性高く被覆するので、このビアは少なくとも１０：１のアスペクト比を有してもよい。]
[0024] このビアは前記基板の本体を介して延在するようにもでき、さらにスルーシリコンビアであってもよい。このようなビアは、互いに垂直方向に積層されるべきシリコン基板、前記のようなシリコンチップもしくは集積回路デバイス内に設けられてもよい。]
[0025] 更なる実施の態様において、前記ビアは基板の平面の上に配置された再配線構造体の一部を形成する。この再配線構造体は、数多くのインターリーブされた誘電体層および導電体層を含むマルチレベル再配線構造体であってもよい。各誘電体層は、前記半導体基板の各集積回路からコンタクトパッドを典型的に提供する最も外側の金属化層へ外方に導電相互接続構造体を導くように１個もしくはそれ以上のビアを含んでいてもよい。]
[0026] 前記アルファータンタル相は、Ｔａー層の被着の間基板に付加的な過熱を使用せず、さらにポスト被着アニーリングの使用なしで被着されてもよい。このことは高温によって引き起こされる基板へのダメージが回避され得る利点を有することとなる。１つの実施の態様において、前記基板へのダメージのリスクを更に低減するために、前記ＴａＮシード層およびタンタル層との少なくとも１個の被着の間前記基板は冷却される。例えばスパッタリングガスあるいは例えばアルゴン等の不活性ガスのガスフローを、前記基板の背面に供給してこの基板の冷却を行うようにしてもよい。]
[0027] 前記ＴａＮ層の厚さは、このＴａＮ層が５ｎｍ未満、１ｎｍ未満もしくは約０．２ｎｍの厚さを有するように各パルスの周波数、言い換えればパルス繰り返し周波数、電力パルスの期間および全体の被着時間の少なくとも一つを調整することによって調整されてもよい。]
[0028] 更なる実施の態様においては、銅はＴａ層に被着される。銅はスパッタリングおよび／もしくは電気被着のような他の技法を用いて被着されてもよい。前記電気被着の場合、銅シード層はスパッタリングのような蒸気被着技法を最初に用いて被着されてもよい。]
[0029] また、高い電力インパルスマグネトロンスパッタリングのための装置を動作させて金属化構造体を製造する方法もある。 この装置はスパッタリングの間基板を支えるためのぺデスタルと、スパッタされるべきタンタルから前記基板の上へ少なくとも一部が形成されるターゲットの表面に隣接して、磁場を提供するための磁気的アセンブリと、複数のパルスで陽極と前記ターゲットを含む陰極の間に電力を印加するための第１の電源と、高周波信号を前記基板を支持するぺデスタルに印加して前記基板に隣接して自己バイアス場を生成するための、前記ぺデスタルに接続された第２の電源を備える。前記第１の電源の各パルスは１０Ｈｚから１０００Ｈｚの範囲の周波数、さらに０．０１％から２０％の間のデューティサイクルを有し、前記ターゲットの上で０．１Ａ／ｃｍ２から１０Ａ／ｃｍ２の間の電流密度を生ずる。]
[0030] 前記金属化構造体を製造するために、この装置は前記高周波信号がＴａＮシード層の被着の間、前記ペデスタルに印加されないように動作する。これに対し、前記高周波信号は前記ＴａＮシード層の上のタンタル層の被着の間、前記ペデスタルに印加される。しかしながら、例えばＤＣ電圧などパルス化された電源が、前記ＴａＮ層とＴａ層の双方の被着の間に前記陽極と陰極との間に印加される。このＴａＮ層はある割合の窒素を含むスパッタリングガスを用いて反応性スパッタリングによって被着される。]
[0031] 高電力インパルスマグネトロンスパッタリングのための装置を動作させる方法は、５ｎｍ未満の厚さ、さらには１ｎｍから０．２ｎｍの厚さを有するＴａＮ層の上にアルファータンタル層を被着させることが可能である。このＴａＮ層はパルス化された技法を用いて反応的にスパッタ被着される。この方法を用いて被着されたＴａＮ層が生じて、上層に位置するＴａ層におけるベーターＴａに渡るアルファーＴａの成長を促進すると共に、低い抵抗率の金属化構造体の成長も促進する。第１の電源はＤＣ電源であってもよい。第１の電源の各パルスの周波数は２００Ｈｚから６００Ｈｚの範囲内にあってもよい。]
[0032] 本発明は、スパッタリングの間基板を支持するためのペデスタルと、スパッタされるべき導電物質から前記基板の上へ少なくとも一部分形成された少なくとも１個のターゲットと、このターゲットの表面に隣接して磁場を提供するための磁気的アセンブリとを備えるスパッタリング装置を提供することでもある。前記装置は複数のパルスで電力を印加するための第１の電源を更に含み、この陰極は前記ターゲットを含んでいる。この第１の電源は１０Ｈｚから１０００Ｈｚの間の周波数および０．０１％と２０パーセントの間のデューティサイクルを備えた各パルスを供給することができ、更に前記ターゲットの上で０．１Ａ／ｃｍ２と１０Ａ／ｃｍ２の間の電流密度を生ずることが可能である。この装置はまた基板を支持するペデスタルへ高周波信号を印加して前記基板に隣接して自己バイアス場を生成する、ペデスタルに電気的に接続された第２の電源を含んでいる。この装置は更に前記ペデスタルに印加される高周波信号に前記第１の電源の各パルスを同期化させるための手段を含んでいる。]
[0033] 前記ペデスタルに印加される高周波信号で前記陽極とターゲット間に印加される第１の電力の各パルスを同期化させることは、前記第１の電源の各パルスが前記ペデスタルに印加される前記高周波信号に同期化していない方法に渡るのみならず、前記ペデスタルに印加される高周波信号を印加することなしに前記第１の電力が印加される方法を用いることによって典型的に達成されるカバレージに比べて、高いアスペクト比を有する前記基板上の各特長のカバレージを改善する。それ故、この装置は高いアスペクト比、例えば少なくとも１０：１のアスペクト比を有するビアの各内表面上へ例えば拡散バリア層等の被覆の被着のために特に適している。]
[0034] ある実施の態様においては、前記磁石アセンブリは回動自在である複数の磁石を備えている。この磁気的アセンブリは前記ターゲットの表面に隣接して磁場を提供するための電磁石を備えていてもよい。]
[0035] ある実施の態様において、前記第１の電源は周波数、すなわち１０Ｈｚから１０００Ｈｚ、好ましくは２００Ｈｚから６００Ｈｚの範囲のパルス繰返し率、０．０１％と２０％の間のデューティサイクルを備えた複数のパルスで前記陽極とターゲットを横切ってＤＣ電圧を供給すると共に、前記ターゲットの上の０．１ｃｍ２と１０Ａ／ｃｍ２との間の電流密度を生ずるＤＣ電源である。前記第１の電源のパルス繰り返し周波数は調整可能であってもよい。]
[0036] 更なる実施の態様においては、スパッタリング装置は前記ペデスタルに印可される前記高周波信号を調節するための手段を更に備えている。例えば、前記高周波信号は１３ＭＨｚの周波数を有していてもよく、さらに１２ＭＨｚと１４ＭＨｚの範囲内で調節可能であってもよい。]
[0037] 前記装置は、更に前記陽極と陰極の間に前記第１の電力の各パルスが印加される前に前記高周波信号を開始し、前記第１の電源が前記陽極と前記陰極との間に印加されている間、および前記陽極と陰極の間の第１の電源のパルスが終了した後のある期間前記高周波信号を維持し、さらに前記陽極と陰極との間の第１の電源のパルスが終了した後ある期間の満期の後のみ前記高周波信号を終了するための手段を備えていてもよい。]
発明の効果

[0038] 低い抵抗率で信頼性が高く被着され得ると共に、銅配線を用いた使用に適している半導体チップ用の金属化構造体を提供される。]
図面の簡単な説明

[0039] 図１は基板の上で反応的にスパッタされるＴａＮと、このＴａＮの上で成長されるアルファーＴａを含む金属化構造体を示す。
図２はビアの各側壁をカバーする図１の金属化構造体を示す。
図３は図１および図２の金属化構造体を製造するために適した装置の概略図を示す。
図４は図１および図２の金属化構造体のタンタル層を被着するために使用される図３の装置を制御する方法を示す。
図５は窒素を添加する際の平均電力および電流のヒステリシスを示す。
図６は窒素を添加する際のＨＩＰＩＭＳパルスピーク電流のヒステリシスを示す。
図７は１０ｎｍＴａＮシード層の上に被着された６００ｎｍＴａ膜のシータ２シータＸＲＤパターンを示す。
図８は図７の詳細図である。
図９は１０ｎｍＴａＮシード層の上に被着された６００ｎｍＴａ膜のＸＲＤパターン（グレージング入射回折を用いたＸＲＤ）を示す。
図１０は図９の詳細図である。
図１１はＲＦ信号を印加した場合と印加しない場合の被着されるＴａＮシード層に被着される２個の異なったＴａ層のＸＲＤピークの比較を示す。
図１２はＲＦバイアスが前記ＴａＮシード層のスパッタリングの間印加される際の四角形の（ベーター）Ｔａ（２シータ＝３３．３°におけるＴａ（００２）ピーク）の形成を示す図１１の詳細図を示す。
図１３はアルファー相を示す２シータ＝３８、４７２°における（１１０）ピークのＸＲＤパターンを示す。
図１４は種々の厚さのＴａＮシード層上に成長される各６００ｎｍアルファーＴａ層の抵抗率を示す。
図１５は，表１から表３を示す。] 図１ 図１０ 図１１ 図１２ 図１３ 図１４ 図１５ 図２ 図３ 図４
[0040] 各実施の態様が添付図面を参照して以下説明されるであろう。]
[0041] 図１はこの実施の態様においてはシリコンチップである基板２の金属化構造体１の概略図を例示する。この金属化構造体１は前記シリコン基板２の上に位置するＳｉＯ２層３と、このＳｉＯ２層３の上に位置したＴａＮ層４と、このＴａＮ層４の上に位置したアルファータンタル層５を含んでいる。銅層は前記アルファータンタル層５の上に被着されてもよい。このＴａＮ層４は５ｎｍ未満の厚さを有し、さらに０．２ｎｍ程度の薄い厚さを有してもよい。このタンタル層は６００ｎｍの厚さを有してもよい。] 図１
[0042] タンタル系薄膜は耐火性金属およびその合金の化学的および熱的安定性に基づくＣｕ金属化における拡散バリアおよび固着層として使用されてもよい。タンタル金属は２つの結晶相、すなわち低い抵抗率（１５から６０マイクロオームｃｍ）アルファー（体心立方体）相およびより高い抵抗率（１５０から２１０マイクロオームｃｍ）ベーター（四角形）相を有している。前記アルファー相のより低い抵抗率に基づき、前記ベーター相に比べて、このアルファー相は電子的な応用のためのより望ましいバリアである。]
[0043] 図２は前面の平面８から延在するビア７を含む半導体ウエハー６の一部の概略図を例示する。ＴａＮ層４およびアルファーＴａ層５を含む図１に例示するような金属化構造体１は、前面の平面６並びにビア７の内面をカバーする。上層に位置する銅金属化構造体１はまた図２にも例示されている。実施の態様の中には、前記ビア７は前記シリコンウエハー６の厚さを介して延在しスルーシリコンビアを提供する。実施の態様の中には、前記ビア７は前記シリコンウエハー６の前面８の上のマルチレベル再配線構造体の誘電体層内に配置されたインターレベルビアを形成する。ある実施の態様の中には、前記ビアは少なくとも５：１、少なくとも１０：１もしくは少なくとも２０：１のアスペクト比を有する。] 図１ 図２
[0044] 図１および図２に例示した金属化構造体１は図３に例示したスパッタリング装置を用いて製造されてもよい。] 図１ 図２ 図３
[0045] 図３はＨＩＰＩＭＳ（またＨＰＰＭＳ，高電力パルス化されたマグネトロンスパッタリング）呼ばれる高電力インパルスマグネトロンスパッタリング方法において使用される可能性のあるスパッタリング装置１０の概略図を例示する。] 図３
[0046] この装置１０はまた、高周波信号の供給を基板に対して同期化させてターゲットを横切って印加されるＤＣ電圧パルスの間最大ＤＣ電流と略同時に生ずる基板に隣接して最大自己バイアス電圧を生成する手段を含む。この特徴は前記金属化構造体１のタンタル層５を被着する際使用される。]
[0047] しかしながら、前記金属化構造体１のＴａＮ層４の反応性スパッタ被着の間、高周波信号は印加されない。高周波信号の使用なしで前記ＴａＮ層を成長させることによって、アルファタンタル層は前記ＴａＮ層４の上により信頼性をもって成長され得ることが判明した。また前記ＴａＮ層の厚さは有意味的に増加する層の比抵抗率なしで１ｎｍ未満、さらに０．２ｎｍまでも減少させることが出来る。このことは低い抵抗率を用いること並びに前記金属化構造体を信頼性が高くかつ急速に被着させることを可能にし、それ故コスト的に効率化が図られる。更に前記金属化構造体は銅系再配線構造体に適している。]
[0048] ＨＩＰＩＭＳ用の適切な装置および方法は、本明細書にその全体が参照として組み込まれている米国特許出願１１／９５４‘５０７、米国特許出願１１／９５４’４９０および米国特許出願６０／９８２‘８１７に開示されている。この装置及び方法は、例えばシリコンウエハー等の半導体基板１８内において形成されるシリコンビア１６を介してソースもしくはターゲット１２から略垂直な各側壁への導電物質を磁気的に強化されたスパッタリングのために使用してもよい。しかしながら、この装置及びこの装置を動作させる方法は、半導体チップの平面上、あるいは再配線金属化システムもしくはマルチレベル再配線システムの一部として前記構造体を被着するために用いられてもよい。]
[0049] 前記ＨＩＰＩＭＳ技法において、非常に高い電力、例えば、最大数メガワットで、例えば、０．０１％と１０％との間低いデユテーサイクルで非常に短いパルスのパルス化プラズマを印加して９０％以上の非常に高い金属蒸気のイオン化を達成する。改善された膜特性に加えて、ＨＩＰＩＭＳは、イオン化された金属が電場よって加速可能であるという事実に基づき３次元特徴への方向的スパッタリングを許容する。この利点を用いて少なくとも１０：１の高いアスペクト比を有するビアのビア内面をより均一に被覆する。ＨＩＰＩＭを実行するために適した装置は、図３および図４に例示されている。] 図３ 図４
[0050] 装置１０は、半導体基板１８の上への導電物質の被着が生ずることになる略密閉されたチャンバー２４を画定する反応器ハウジング２０を含んでいる。例えば、金属あるいは合金等の導電物質から製造されたペデスタル２８は、前記チャンバー２４内に露出すると共に、随意的に少なくとも一部がその中へ延在し、スパッタ被着動作の間チャンバー２４内の適切な位置における前記半導体基板を支持する。]
[0051] この実施の態様においては、前記基板は半導体基板１８、特にチャンバー２４内でペデスタル２８に置かれている頂部平面３２および底部平面３４を有する略平面シリコンウェファである。このシリコン基板１８内に形成された各ビア１６は、頂部平面３２において開口され、さらにペデスタル平面３０によって閉塞でき、深さ方向Ｄに沿って半導体基板１８内に部分的に延在する閉鎖端部としての一般的にＵ型の断面を形成できる。 各側壁１４はビア１６の内部の周縁を画定する。各側壁１４は前記ビア１６の幅ｗに相対的に前記半導体基板１８内へ深さＤへ延在し、前記ビア１６に少なくとも１０：１のアスペクト比として一般的に言及される前記ビア１６を与える。各アスペクト比はここではビア１６の幅に対するビア１６の深さの比として表現される。]
[0052] 前記装置１０は、 前記ビア１６の各側壁１４および基部等のビア１６の内部表面を含む前記基板の上にスパッタ被着されるべき導電物質の形成されたターゲット１２の露出面に隣接した複数の回転可能な磁石を含む磁気的アセンブリを含んでいる。前記磁気的アセンブリ３６によって生成される磁場は前記ターゲット１２の露出面４０の近くもしくは随意的にその上でプラズマを提供する。この実施の態様では、前記ターゲット１２はタンタルを含む。]
[0053] 反応性スパッタリングガス、例えば、Ｎ２等がガス源から供給され、例えばアルゴン等の不活性ガスが、ガス源４２から供給され、コントローラ４４に作動的に接続されている質料フローコントローラを介してチャンバー２４内に供給される。]
[0054] 前記装置１０は接地と前記ターゲット１２を含む負方向にバイアスされた陰極とを横切って前記ターゲット１２に電気的に接続されたＤＣ電源を備えたＨＩＰＩＭＳ発生器４６を更に含んでいる。プラズマはガスをチャンバー２４内へ流すと共に、選択的にＤＣ電圧を印加することによりガスを発火させてプラズマ化にすることにより創始される。]
[0055] 前記装置１０は、前記ペデスタル２８へ高周波数信号を供給すると共に、スパッタリング動作の間前記ペデスタル２８に支持された半導体基板１８に隣接してＤＣ自己バイアス場を発生するため、前記ペデスタル２８に電気的に接続されたｒｆ電源４８を更に含んでいる。このＤＣ自己バイアス場は、基板１８に垂直な方向に前記ターゲット１２から放出される導電物質のイオン加速にとって有効であり、かくして少なくとも１０：１の高いアスペクト比を有するビア１６の各側壁１４への導電物質のスパッタリングを促進させる。前記高周波数信号は、例えば、１ＭＨｚと７０ＭＨｚの範囲内の周波数を有することも可能である。]
[0056] 前記装置はｒｆ電源４８からの高周波数信号の周波数を調節するための周波数チューナを随意的にさらに含んでいる。]
[0057] ペデスタル２８に印加される高周波数信号及び接地とターゲット１２を横切って印加されるＤＣ電源のパルスは、同期化部５０によって互いに同期化されてもよい。]
[0058] 図１および図２に例示される金属化構造体を製造するためには、ＴａＮ層４は前記装置１０を用いた反応性スパッタリングによって被着され、接地と高い電流および低いデユテーサイクル有するターゲットとを横切って複数のパルスで電力を供給する。パルス化された電源、特にパルス化されたＤＣ電圧が前記陽極もしくは接地とターゲット１２との間に印加され、このターゲット１２からタンタルを除去する。このタンタルは、ＴａＮ層４が基板の上に被着されるように窒素スパッタリングガスと反応され得る。しかしながら、ＴａＮ層４の被着の間、前記高い周波数信号は印加されない。] 図１ 図２
[0059] 上層に位置するタンタル層５のスパッタリングの間、高周波数信号はペデスタル２８に印加され、さらに図４に例示されるパルス化されたＤＣ電圧に同期化される。] 図４
[0060] 図４はタンタル層５を被着する装置１０を用いたスパッタリング法を例示する。図４は、時間の関数として、接地とターゲット１２とを横切って確立される電圧ＶＤＣと、ペデスタル２８に印加される高周波数信号ＨＦと、ｄｃ電流ＩＤＣと、およびＤＣ電圧のパルスが波形ＺＬによって記述されるＤＣ電源によって印加される全体の負荷の可変プラズマインピーダンス部分とを例示する。] 図４
[0061] 要約すると、ペデスタル２８への高い周波数信号ＨＦの伝送は、ＤＣ電圧パルスの印加の前に開始し、ＤＣ電圧パルスの印加の間継続し、ＤＣ電圧パルスが継続しなくなった後終了する。前記高周波数信号は、接地とターゲット１２とを横切って印加されるＤＣ電圧パルスの全体の期間、前記ペデスタル２８へ略同時に供給されると言える。ｔ１とｔ３との間に印加されるｄｃ電圧のパルスは、例えば約１３０ミリ秒の期間を有してもよい。複数のＤＣ電圧パルスおよびペデスタル２８へ供給される前記高周波数信号は繰り返し印加され、ターゲット１２からビア１６の各側壁１４の上へ物質をスパッタする。]
[0062] より詳しくは、図４のグラフの領域Ａにおいて、本実施の態様ではｄｃ電源であるＨＩＰＩＭＳ発生器４６によって陽極とターゲット１２とを横切って最初に確立されず、そして高周波数信号はペデスタル２８に最初に供給されつつあることはない。それ故、もし必要なら、チャンバー２４内で発火されることはほとんどなく、そして任意のそのようなプラズマは比較的高いインピーダンスを有する高密度プラズマである。] 図４
[0063] 陽極とターゲット１２とを横切ってｄｃ電源４６からのｄｃ電圧のパルスの確立に先立ち、可変ＲＦ電源４８からペデスタル２８への高周波数信号の供給は時間ｔ０で開始される。図４における波形ＨＦは、前記可変ＲＦ電源４８の高周波数信号の電力を示している。前記基板１８への高周波数信号の供給は、前記基板１８上で自己バイアス化された場を発生する。] 図４
[0064] 時間ｔ０に続いて、ｄｃ電源４６からのｄｃ電圧のパルスが、陽極とターゲット１２とを横切って図４の横軸に沿ってゼロ秒として示される時間ｔ１で印加され、チャンバー２４内のプラズマを発火する。前記ｄｃ電源５６によって印加されるｄｃ電圧はＶＤＣとして図において図示されている。] 図４
[0065] 前記ｄｃ電源４６によって供給されるｄｃ電流は、それが時間ｔ２で最大に達するまで、少なくとも部分的にプラズマ密度を増加させること、従ってプラズマのインピーダンスを低下させることに基づき時間に渡り時間ｔ１から増加する。増加するｄｃ電流は図４における波形ＩＤＣによって図示される。ｄｃ電圧のパルスは、ｄｃ電源４６によって印加される全体の負荷の可変プラズマインピーダンス部分が図４において、波形ＺＬによって図示されている。] 図４
[0066] 前記ｄｃ電源４６からのｄｃ電圧のパルスとＲＦ電源４８からの高周波数信号との双方は、時間ｔ３において、ｄｃ電源４６からのｄｃ電圧が陽極もしくは接地とターゲット１２とを横切って印加されることが停止されるまで、図４において例示されるパルスサイクルの期間全体に及んで印加される。] 図４
[0067] 従って、前記ｄｃ電流はその最大から徐々に減少し、さらに電圧パルス用のｄｃの応用に先立ち、存在していたｄｃ電流に近づく。しかしながら、時間ｔ３において、ｄｃ電圧が連続しなくなると、前記高周波数信号はＲＦ電源４８からのペデスタル２８へなお供給されつつある。]
[0068] 複数のｄｃ電圧パルスは、０．５％から約１０％の範囲内でのデユテーサイクルで陽極とターゲット１２との間で繰り返し印加されるようになっている。各ｄｃ電圧パルスは、ペデスタル２８へ供給される高周波数信号のパルスによって完全に重なる。かくして、この高周波数信号は、前記ペデスタル２８への高周波数信号の供給がｄｃ電圧パルスの応用の前に開始し、さらにｄｃ電圧パルスの除去に引き続いて継続しなくなるように約２％から１２％の範囲内のデユテーサイクルを有する各パルスで前記ペデスタル２８へ繰り返し供給される。]
[0069] 本装置および方法を使用すると、タンタルの非常に密度の高い層を高いアスペクト比を有するスルーシリコンに印加することが可能であることが判明した。この方法は、米国特許出願１１／９５４‘５０７に開示された従来の方法に比べて、ビア１６の頂部の厚さをそのペデスタルの厚さと比較することによって、各側壁１４の被覆の均一性の望ましい改善となる。]
[0070] [製造例]
以下の実施の態様および実施例において、金属化構造体１は、図１に例示されるようにＴａ／ＴａＮ／ＳｉＯ２／Ｓｉ層シークエンスを有し、厚さ７２５マイクロｍの８インチの直径の酸化シリコンウェファの上で製造された。ＴａＮが基板の上、特に基板の上に被着されたＳｉＯ２層の上に先ずは反応的にスパッタされる。その後、アルファーＴａがＴａＮ層の上にスパッタ被着される。] 図１
[0071] 前記Ｔａ／ＴａＮ構造体は、以下の条件で回転磁石アレイを備えた単一基板ツール（いわゆるクラスターツール）内でＨＩＰＩＭＳによって被着された。]
[0072] ターゲット：Ｔａ]
[0073] ターゲット直径：３００ｍｍ]
[0074] ターゲット／基板直径：５０ｍｍ]
[0075] ターゲット面積：７００ｃｍ２]
[0076] 表１に要約されたようなプロセスパラメータの比較的広い範囲を備えたいくつかのプロセスが調査された。]
[0077] ＴａＮシード層に対して、調査された条件の範囲は以下のようである：]
[0078] スパッタリング時間：１〜１５ｓ、厚さ：０．２〜２０ｎｍ、Ｕｓｅｔ：５５０〜１０００Ｖ、Ｐａｖｇ：１〜８ｋＷ、周波数：２５０〜５００Ｈｚ、パルス長：６０〜２００マイクロｓ、パルスピーク電流：７０ー６００Ａ、ＲＦーバイアス：０ー３００Ｖ、Ｎ２−フロー：４５ー１００ｓｃｃｍ、Ａｒ−フロー：３０ー１５０ｓｃｃｍ、Ａｒバックガスフロー：５ー１２ｓｃｃｍ]
[0079] Ｔａ層に対して、調査された条件の範囲は以下のようである：]
[0080] スパッタリング時間：８０ー１９５ｓ、厚さ：６００ｎｍ、Ｕｓｅｔ：５５０ー１０００Ｖ、Ｐａｖｇ：７．８−１８．５ｋＷ、周波数：２５０ー５００Ｈｚ、パルス長：６０ー２００マイクロｓ、パルスピーク電流：３００ー１２５０Ａ、ＲＦ−バイアス：２０ー３００Ｖ、Ｎ２−フロー：０ｓｃｃｍ、Ａｒ−フロー：３０ー１５０ｓｃｃｍ、Ａｒバックガスフロー：５ー１２ｓｃｃｍ]
[0081] Ｓｉ／ＳｉＯ２／ＴａＮp／Ｔａ構造体を有するサンプルの比抵抗率１８ー２８マイクロΩｃｍ（マイクロオームセンチメーター）の範囲に存在するように測定された。]
[0082] 条件の全てに対して、アルファー相を得るために調査された意図的な付加基板過熱は要求されなかった。ある実施の態様においては、各基板は５ー１２ｓｃｃｍＡｒバックガスフローによって冷却さえされた。それ故、温度に敏感な誘電体物質を損傷する危険性が回避される。]
[0083] 窒素を添加しつつＴａがスパッタされる際のヒステリシスは典型的に非常に小さい。このことは前記ＨＩＰＩＭＳプロセスのために理解することが可能である。図５および図６において、平均電力／平均電流およびパルスピーク電流は、窒素の流れが増加および減少するにつれてそれぞれプロットされる。この特定の実施例においては、電圧は５５０Ｖの一定値に設定されている。図５および図６は窒素の流速と、平均電力、平均電流およびパルスピーク電流との間にある関係が存在していることを例示している。より高い流速に対して平均電力および平均電流およびパルスピーク電流は増加する。このようにして、被着速度はターゲットに印加される電圧を変化させる代わりに窒素の流れを変えることによって制御可能である。] 図５ 図６
[0084] 始めにＴａＮシード層が反応性スパッタリングによって被着される。Ｔａが基板に直接スパッタされる場合、それは結晶学的なベーター層において成長する。このシード層の上にはＨＩＰＩＭＳによってもまたアルファーＴａがスパッタされる。]
[0085] 被着されたフィルム内のアルファーＴａもしくはベーターＴａの存在は２つのやり方で調査された。]
[0086] アルファー層とベーター層の間の抵抗率における大きな変化に基づき採用された主たる測定技法はシート抵抗率であった。比抵抗率は膜の抵抗を測定する４点プローブマッピングシステムおよび膜の厚さを測定するステッププロファイラーを用いて決定された。ここに記述した法方によって被着されたフィルムは１８から２８マイクロΩｃｍの範囲内の抵抗率を持つように典型的に判明されたものであり、これは拡散がアルファー層において被着されたことを示している。]
[0087] 第２に、Ｘ線拡散（ＸＲＤ）技法を用いて、形成された結晶相を検証した。各サンプルのＸ線拡散ピークは、アルファーＴａ拡散ピーク位置（２シータ）において位置している。]
[0088] サンプルの中には、アルファーＴａの存在が透過型電子顕微鏡におけるナノ拡散によってもまた確認された。]
[0089] 図７は１０ｎｍＴａＮシード層の上へ被着された６００ｎｍＴａ膜を含むシリコンウェファために取られたシータ２シータＸＲＤパターンを例示する。] 図７
[0090] 図８は図７の一部の詳細図を例示する。図８は種々の厚さの、特に５、１０および１５ｎｍの厚さを用いて、３個の異なったＴａＮシード層の上に被着された６００ｎｍＴａ層に対して測定された（１１０）の比較を例示する。ピーク強度は５ｎｍＴａＮの厚さの最低ＴａＮシード層に対して最大であり、さらにピーク強度は１５ｎｍＴａＮのＴａＮシード層に対して最低である。] 図７ 図８
[0091] 図９は１０ｎｍＴａＮシード層の上へ被着された６００ｎｍＴａ膜に対するグレージング入射回折を用いて得られたＸＲＤパターンを例示する。] 図９
[0092] 図１０は５ｎｍ、１０ｎｍ、１５ｎｍの厚さを有するＴａＮ層へ被着された３個の６００ｎｍＴａ膜から得られた図９の（１００）ピークを例示する。] 図１０ 図９
[0093] ＴａＮシード層の被着の間ＲＦ−バイアスの応用は、ＴａＮシード層の上に被着されたタンタル層の構造に影響を与えるように判明した。ＲＦーバイアスがＴａＮシード層の被着の間印加された場合、タンタル層のベーター相の比率が増加するよう判明した。しかしながら、ＲＦ−バイアスがＴａＮシード層の生長の間印加されない場合、頂部の上に被着されたタンタル層内で観察されたアルファータンタル相の比率が増加するよう観察され、さらにベータタンタル相の比率が減少するよう観察された。このことは図１１および図１２における二つの実施の態様のために例示される。] 図１１ 図１２
[0094] 前記シード層が非常に薄い寸法まで減少されると、ＴａＮシード層の被着の間ＲＦ−バイアスの応用は、シード層の上の四角形ベーターＴａ，もしくはより詳しくはアルファー相およびベーター相の混合物を開始するよう現れる。図１１および図１２は、反応性スパッタリングによる被着の間、ペデスタルに印加されるｒｆ信号を用いて被着されたＴａＮシード層に成長されるＴａー膜内のベーターＴａの部分成長を例示する。] 図１１ 図１２
[0095] 図１１は、ペデスタルに印加されたＲＦバイアスを用いた場合および用いない場合のＴａＮシード層に被着された２個の異なったＴａ層に対して得られたシータ２シータＸＲＤパターンの比較を例示する。] 図１１
[0096] 図１２は、ＴａＮシード層の被着の間ＲＦバイアスが印加される際、２シータ＝３３°におけるＴａ（００２）ピークの出現に基づく四角形（ベータ）Ｔａの形成を示す図１１の領域の詳細図を例示する。下層に位置する急峻なピークは、前記Ｓｉ基板（Ｓｉ（１００））から現れる。前記（００２）ピークは、ペデスタルへＲＦ信号を印加することなしに被着されたＴａＮシード層の上に成長される膜内では観察されない。] 図１１ 図１２
[0097] 以下の各実施例は本発明を更に例示するように意図され、いかなるやり方でも本発明の範囲を限定するように意図されていない。]
[0098] 表２にリストアップされたプロセスは、３．９ｘ１０ー６のプロセス圧力でスパッタされた。ＴａＮシード層の被着のために要求されないけれども、５０ＶのＲＦ−バイアスが印加された。]
[0099] ２３マイクロΩｃｍの比抵抗率が、この膜のための４点プローブマッピング方式によって測定された。前記タンタルの（１００）ピークに割り当てることが可能である図１３に例示したシータ＝３８．４７２°におけるＸＲＤピークと一緒に、実施例１の結晶学的相がアルファー（ｂｃｃ）Ｔａにおいて特徴づけられた。] 図１３
[0100] 以下の実施例において、ＴａＮシード層の厚さが変化される。ＨＩＰＩＭＳが使用される場合、ＴａＮシード層が０．２ｎｍの最小まで減少可能である。各被着条件は表３に概要が記載されている。]
[0101] ７．５ｎｍシード層に対して、我々は５００Ｈｚで１５ｓスパッタリングを行った。スパッタリング時間１０ｓおよび５ｓに減少させることによって、我々は５ｎｍおよび２．５ｎｍのＴａＮ層を被着した。１．２５ｎｍまで減少させるために、スパッタリング時間を５ｓにしたままにすることにより、パルス周波数を５００Ｈｚから２５０Ｈｚに半分にした。我々は５００Ｈｚのパルス周波数で２ｓ間プロセスチャンバー内へＮ２のフラッシュを印加することにより０．５ｎｍのＴａＮ層を被着した。最後に、約０．２ｎｍの厚さが２５０Ｈｚのパルス周波数で２ｓ間スパッタリングすることにより得られた。]
[0102] 図１４は７．５ｎｍから０．２ｎｍの範囲内で異なった厚さを有するＴａＮシード層の上に被着された６００ｎｍアルファーＴａ層の比抵抗率を例示する。７．５ｎｍから０．５ｎｍの厚さを有するＴａＮシード層に対して、タンタル層の抵抗率は２０マイクロΩｃｍ以下のままであった。タンタル層の抵抗率は、０．２ｎｍの厚さを有するＴａＮシード層の上に被着された層に対して３５マイクロΩｃｍをまさに超えてわずかに増加した。] 図１４
[0103] これらのプロセスも、またＴａＮシード層を被着するためのＲＦ−バイアスを用いることなくアルファーＴａを成長させることによって進展させられた。ＲＦ−バイアスを印加することによって、加速されたイオンはその上にシード層が被着されつつある構造体および各層を可能に損傷させる事ができる。ＰＶＤの代わりにＨＩＰＩＭＳを印加することによって、前記シード層を被着するためにＲＦバイアスは必要とされない。アルファーＴａの被着のための０．２ｎｍＴａＮシード層を用いてさえ、アルファ−Ｔａが成長される。ＲＦ−バイアスなしで金属化の第１の層を製造することは基板およびデバイスの損傷を避けるという利点がある。]
[0104] 更なる実施の態様においては、ｒｆ信号がペデスタルに印加される前のある期間電力がターゲットに印加される。このことは、前記ｒｆ信号が印加される際、シールドとして作用すると共に、基板への損傷を阻止する基板上へ薄い金属層を被着する事を可能にする。一度前記ｒｆ信号が印加されると、上述した各実施の態様の一つによれば、このｒｆ信号は前記ターゲットに印加されるパルス化された電源に同期化されてもよい。]
実施例

[0105] この方法は、例えば少なくとも１０：１のアスペクト比を備えたスルーシリコンビアを被覆するために使用されてもよい。ここで、ビアの側壁およびベースカバレッジは、本明細書で記載した各実施の態様の一つによる金属化構造体及び方法を用いてビア内におけるアルファーＴａの成長を非常に薄いＴａＮシード層が可能にするように高いアスペクト比を備えた各ビア内において有意味的に減少させる。この方法は、集積回路を備えた半導体チップのマルチレベル再配線構造体のための拡散キャリア構造体を製造することにも使用されてもよい。]
[0106] 本発明はスパッタリング装置および金属化構造体、特に半導体チップにおける金属化構造体を製造する方法に関する。]
[0107] １金属化構造体
２基板
４ＴａＮ層
５ Ｔａ層]

权利要求:

請求項1
基板を用意し、前記基板上にスパッタリングされるタンタルの少なくとも一部によりターゲットを提供することによりＴａＮ層を被着し、窒素および不活性ガスを含むスパッタリングガスを提供し、複数のパルスで陽極と陰極との間に電力を印加し、当該陰極は前記ターゲットを含み、ここで１０Ｈｚから１０００Ｈｚの範囲の周波数でさらに０．０１％と２０％の間のデューティサイクルで各パルスが印加され、そして前記ターゲット上に０．１Ａ／ｃｍ２以上１０Ａ／ｃｍ２以下の電流密度を生じ、前記ターゲットの表面に隣接した磁場を印加し、前記電源の各パルスの間、前記ターゲットから前記基板の上へ反応的にタンタルをスパッタリングしてＴａＮシード層を形成し、前記ターゲットの表面に隣接した磁場を提供することによって、前記ＴａＮシード層の上へＴａ層を被着し、不活性スパッタリングガスを供給し、複数のパルスで陽極と陰極との間に前記電力を印加し、当該陰極は前記ターゲットを含み、ここで各パルスは１０Ｈｚから１０００Ｈｚの範囲の周波数でさらに０．０１％と２０％の間のデューティサイクルで各パルスが印加され、そして前記ターゲットの上で０．１Ａ／ｃｍ２と１０Ａ／ｃｍ２との間の電流密度を生じ、前記ターゲットの表面に隣接した磁場を印加し、前記基板を支持するペデスタルに高周波信号を印加し前記基板に隣接して自己バイアス場を発生させ、前記電源の各パルスの間前記ターゲットから前記ＴａＮ層の上にタンタルを被着させタンタル層を形成する金属化構造体を被着する方法。
請求項2
前記高周波信号は前記ＴａＮシード層の被着の間前記ペデスタルに印加されない請求項１記載の方法。
請求項3
前記ＴａＮ層の上に前記Ｔａ層を被着するために、前記高周波信号が最初に前記ペデスタルに印加される前に前記陽極と陰極の間に前記電源が印加される請求項１又は２に記載の方法。
請求項4
前記高周波信号は前記電源の前記各パルスと同期がとられている請求項１から３のいずれか一つに記載の方法。
請求項5
前記Ｔａ層の被着の間、前記陽極と前記陰極との間に前記電源の各パルスが印加される前に前記高周波信号の印加が開始され；前記陽極と前記陰極の間に前記電源が印加されている間および前記陽極と前記陰極との間の電源のパルスが終了した後一定の期間、前記高周波信号の印加が維持され；さらに前記陽極と陰極との間の電源のパルスが終了した後一定の期間の満期の後のみ前記高周波信号の印加が終了する請求項１から３のいずれか一つに記載の方法。
請求項6
前記高周波信号は、約１ＭＨｚから約７０ＭＨｚの範囲内の周波数を有する請求項１から５のいずれか一つに記載の方法。
請求項7
前記ＴａＮシード層と前記Ｔａ層の少なくとも一つを被着するため前記陽極と前記陰極との間に供給される前記電力の各パルスは２００ＭＨｚから６００ＭＨｚの範囲内である請求項１から６のいずれか一つに記載の方法。
請求項8
前記基板はシリコンウェファである請求項１から７のいずれか一つに記載の方法。
請求項9
前記基板は少なくとも１個のビアを含み、当該ビアの各内表面は前記ＴａＮ層と前記Ｔａ層で被覆される請求項１から８のいずれか一つに記載の方法。
請求項10
前記ビアは少なくとも１０：１のアスペクト比を有する請求項９項に記載の方法。
請求項11
前記ビアは前記基板の本体を通過して延在する請求項９又は１０に記載の方法。
請求項12
前記ビアは前記基板の平面の上に配列されている書き込み構造体の一部を形成する請求項９又は１０に記載の方法。
請求項13
前記タンタル層は体心立方体結晶構造を有する請求項１から１３２のいずれか一つに記載の方法。
請求項14
前記ＴａＮシード層および前記タンタル層の少なくとも一個の被着の間前記基板を更に冷却する請求項１から１３のいずれか一つに記載の方法。
請求項15
ガスフローが前記基板の後背に供給され、前記基板の冷却を提供する請求項１４に記載の方法。
請求項16
前記パルス繰り返し周波数、前記期間および被着時間の少なくとも１個を調整して、５ｎｍ未満、１ｎｍ未満もしくは約０．２ｎｍの厚さで前記ＴａＮ層を被着する事を特徴とする請求項１から１５のいずれか一つに記載の方法。
請求項17
前記Ｔａ層の上に銅を更に被着する事を特徴とする請求項１から１６のいずれか一つに記載の方法。
請求項18
スパッタリングの間基板を支持するためのペデスタルと、前記基板の上にスパッタされるべきタンタルから少なくとも一部が形成されるターゲットの表面に隣接して磁場を提供するためのアセンブリと、複数のパルスで陽極と陰極との間に電力を印加するための第１の電源と、前記陰極は前記ターゲットを含み、当該陰極は前記ターゲットを含み、前記各パルスは１０Ｈｚから１０００Ｈｚの範囲の周波数、さらに０．０１％と２０％の間のデューティサイクルを有し、そして前記ターゲットの上で０．１Ａ／ｃｍ２と１０Ａ／ｃｍ２との間の電流密度を生じ、前記基板を支持するペデスタルに高周波信号を印加し前記基板に隣接して自己バイアス場を発生する第２の電源とを備え、ここで前記金属化構造体を製造するために、ＴａＮシード層の被着の間前記高周波数信号は前記ペデスタルに印加されず、さらに前記ＴａＮシード層の上へタンタル層の被着の間前記高周波数信号が前記ペデスタルに印加される金属化構造体を製造する装置を動作させる方法。
請求項19
前記Ｔａ層の上に前記Ｔａ層を被着するために、前記第１の電源からの電力は、前記高周波数信号が最初に前記ペデスタルに印加される前、前記陽極と前記陰極との間に印加される請求項１８に記載の方法。
請求項20
前記高周波信号は前記第１の電源の前記各パルスと同期がとられている請求項１８又は１９に記載の方法。
請求項21
前記Ｔａ層の被着の間、前記陽極と前記陰極との間に前記第１の電源の各パルスが印加される前に前記高周波信号の印加が開始され；前記陽極と前記陰極の間に前記第１の電源が印加されている間および前記陽極と前記陰極との間の第１の電源のパルスが終了した後ある期間、前記陽極と前記陰極の間に前記第１の電源が印加されている間、前記高周波信号の印加が維持され；さらに前記陽極と前記陰極との間の第１の電源のパルスが終了した後ある期間の満期の後のみ前記高周波信号の印加が終了する請求項１８から２０のうちいずれか一つに記載の方法
請求項22
前記高周波信号は、約１ＭＨｚから約７０ＭＨｚの範囲内の周波数を有する請求項１８から２１のいずれか一つに記載の方法。
請求項23
前記第１の電源の前記各パルスは２００ＭＨｚから６００ＭＨｚの範囲内の周波数を有する請求項１８から２２のいずれか一つに記載の方法。
請求項24
アルファータンタル層が前記ＴａＮシード層の上に被着される請求項１８から２３のいずれかひとつに記載の方法。
請求項25
前記基板は、前記ＴａＮシード層と前記Ｔａ層の少なくとも１個の被着の間冷却される請求項１８から２４のいずれかひとつに記載の方法。
請求項26
前記第１の電源はＤＣ電源であり、ＤＣ電圧の各パルスは前記陽極と前記陰極との間に印加される請求項１８から２４のいずれかひとつに記載の方法。
請求項27
スパッタリングの間基板を支持するためのペデスタルと、前記基板上にスパッタされる導電物質から少なくとも一部形成される少なくとも１個のターゲットと、前記ターゲットの表面に隣接して磁場を提供するための磁気的なアセンブリと、複数のパルスで陽極と陰極との間に電力を供給するための第１の電源と、前記陰極は前記ターゲットを含み、ここで前記各パルスは１０Ｈｚから１０００Ｈｚの範囲の周波数、さらに０．０１％と２０％の間のデューティサイクルを有し、前記基板を支持するペデスタルに高周波信号を印加し、前記基板に隣接して自己バイアス場を発生させるための第２の電源と、前記第１の電源の前記各パルスを前記ペデスタルに印加される前記高周波信号と同期化させるための手段とを備えた装置。
請求項28
前記磁石アセンブリは複数の磁石を備えている請求項２７に記載の装置。
請求項29
前記磁石アセンブリの前記各磁石は回転可能である請求項２８に記載の装置。
請求項30
前記第１の電源はＤＣ電源である請求項２７から２９のいずれか一つに記載の装置。
請求項31
前記第１の電源の前記パルス繰り返し周波数は調整可能である請求項２７から３０のいずれか一つに記載の装置。
請求項32
前記ペデスタルに印加される前記高周波信号を調節するための手段を更に備えてなる請求項２７から３１のいずれか一つに記載の装置。
請求項33
前記第１の電源の各パルスが前記陽極と前記陰極との間に印加される前に前記高周波信号を開始し；前記第１の電源が前記陽極と前記陰極との間に印加されている間および前記陽極と前記陰極との間の第１の電源の前記パルスが終了した後ある期間前記高周波信号を維持し；前記陽極と前記陰極との間の前記パルスが終了した後ある期間の満期の後のみ前記高周波信号を終了させるための手段を前記装置が備えてなる請求項２７から３２のいずれか一つに記載の装置。